Field programmable gate array implementation of minimum output sum of squared error tracker algorithm

Abstract

In this thesis, a novel hardware architecture for the minimum output sum of squared error (MOSSE) tracker algorithm is presented. The proposed architecture is implemented on 16 nm field programmable gate array (FPGA). The hardware architecture is modeled with high level synthesis approach by using C++ by using Xilinx Vivado HLS tool. The proposed hardware architecture is implemented on an FPGA device fabricated at a 16nm technology node. Thermal camera development kit is used for experiments in which ULIS PICO Gen2 microbolometer is installed. The Pico Gen2 thermal imaging sensor has a video resolution of 640×480 pixels with 30 frames/second. According to experimental results, the implemented design uses 25 BRAMs and a maximum frequency of 300MHz. According to the the RTL simulation and MATLAB simulation results there is negligible difference between HW and SW implementation.

Bu yazıda, kızılötesi odak düzlemi dizileri (IRFPA) için en küçük toplam karesel hata (Minimum Output Sum of Squared Error (MOSSE) temelli hedef takip algoritmasının alanda programlanabilir kapı dizileri (FPGA) üzerindeki donanım mimarisi sunulmuştur. Mimari, yüksek seviyeli sentez yaklaşımı (High-Level Synthesis (HLS)) ile C++ dili kullanılarak modellenmştir. Geliştirilen donanım mimarisi daha sonra 16nm teknolojide üretilen bir FPGA yongasında gerçeklenmiş ve test edilmiştir. Çalışmalar 640×480 çözünürlüğündeki video çerçeveleri üzerinde gerçekleştrilmiştir. Geliştirme süreçlerinde Xilinx firmasının Vivado HLS yazılımı kullanılmıştır. Deneysel sonuçlara göre, 25 BRAM kullanan ve maksimum 300 MHz çalışma frekansına sahip bir mimari elde edilmiştr. Yazılım ve donanım benzetimleri karşılaştırılarak algoritmayı yüksek doğrulukla gerçekleyen bir donanım mimarsi geliştrilmiştir.